【注目】AI時代の発展を支える半導体製造技術
【第5話】「PLP技術」とは

先端半導体の技術の中でも微細化と並んで今後の半導体性能を大きく左右する、3次元実装技術。その構成技術のであるPLP技術について解説します。

PLP技術とは

PLP（Panel level package）とは、FOWLP（Fan out wafer level package）で量産採用された、チップの一括製造の考え方をパネルレベルでの製造に応用したものです。

ウェハーレベルのFOWLPは、直径が300mmのウェハーに多数のシリコンダイを載せてパッケージの製造を一括して実施することで、パッケージ1個当たりの製造コストを低減する技術ですが、この一括製造の考え方を、ウェハーよりも大きなパネル（パネル状の基板）に適用したのが、パネルレベルのパッケージング技術です。パネルにはプリント基板*¹あるいはガラス基板が使用されています。

パネル基板の大きさは例えばプリント基板だと、610mm×457mmのため、この寸法と仮定して面積を比較してみると、300mmウェーハの面積が約707mm²であるのに対し、610mm×457mmの基板は約4倍の面積約2788mm²となります。

つまり、単純計算では、4倍の数のパッケージを一括して製造できることになるます。またチップ形状が四角のため、ウェーハ形状の基板に対して、より無駄がなくチップを配列することが可能です。

PLPもFOWLPと同様にチップ端子接続のためにRDL層を使用しますが、WOWLPのRDL層のL/Sが5um以下に対して、PLPのL/Sは10um以上とWOWLPほどRDL層の微細配線形成ができません。

この理由としては、基板サイズが大きいため基板の熱膨張の影響を受けやすく、大きな面積にわたって均一なRDL層を形成するのが難しいためです。そのため、PLPはピン数がそれほど多くないレガシー半導体のパッケージングに現在は主に使用されています。

ウェーハ基板、パネル基板サイズ比較イメージ

ウェーハ基板、パネル基板サイズ比較イメージ

PLP製作工程

PLPの製造工程は、まずダイシングリング状のウェーハの良品をピックアップし、パネル基板の所定位置に設置することから始まります。これをPick & Place 工程と呼びます。設置する基板上にRDLを形成するには、主に2つの工程があります。ただし、それぞれの工程でRDLを形成するタイミングが異なります。

1つ目はチップを基板上に設置した後にRDLを形成する方式で、MOLOD樹脂*²でチップを封止してからRDL層を形成するため、こちらはMOLD Firstプロセスと呼ばれています。

2つ目はチップを基板上に設置する前にRDLを形成する方式で、パネル基板上にRDLを形成した後にチップを設置し、その後にMOLD樹脂でチップを封止するために、RDL Firstプロセスと呼ばれています。

MOLD Firstプロセスにおいては、チップの回路面をパネル基板方向に向けるか否かで2つの形成プロセスがあります。

チップ回路面をパネル基板方向に向ける製造工程をFACE DOWN方式、それとは反対の向きをFACE UP方式と呼んでいます。

以上のように、MOLD FirstとRDL Firstにはそれぞれメリットとデメリットがあります。どちらを採用するかは、チップの特性や製造プロセスなどを考慮した上で選択する必要があります。

Panel level package Pick and Place 工程

Panel level package Pick and Place 工程

PLP技術の課題

PLP技術はFOWLPに比べて、より多くのチップの一括製造ができるため、コストを抑えることができるメリットがありますが、課題としては、新しい工程のためにパネルのサイズを含めた標準化がまだできていない点があげられます。また大型パネルを加工するための装置およびプロセスもまだ開発途上になります。

また、ダイシフト（die shift）と呼ばれるパネル上に配置されたチップの位置が、設計上の位置からずれる現象も問題となります。ダイシフト要因としては、パネル上での熱膨張や加工時の微小な誤差などによるダイの位置ずれなど、さまざまな要因が考えられます。大型基板上のRDL層微細化が進めば、先端のデバイスにも対応できるようになり、より多くのアプリケーションに採用が進むと考えられています。

今後はEV車載向けなどでレガシー半導体でありながら高密度実装が必要とされるケースが予想されるため、PLPはさらなる半導体の多様化に貢献する技術として注目されています。