【注目】 AI時代の発展を支える半導体製造技術
「CFET」とは

先端半導体の技術の中でも微細化と並んで今後の半導体性能を大きく左右する、3次元実装技術。その構成技術であるCFETについて解説します。

CFETとは

CFETとは、Complementary Field-Effect Transistorの略で、2030年以降1nm以下のプロセスノードで採用が検討されているトランジスターの製造方法です。

2025年量産を目標に開発が進んでいる最先端の2nmプロセスで使用されるGAA（Gate all around）*¹ 方式のトランジスターは、CMOSトランジスターのスタンダードセルを構成するPMOS/NMOS*² が横並びにならんでいますが、CFETではPMOS/NMOSを垂直方向にスタックして配置します。

そのため、CFETはサイズが小さく、効率が高いという特徴があります。さらに、CFETは低電力で動作するため、省エネルギーの面で有利です。特に、スマートフォンやコンピューターなどの電子機器において、より高速で省電力な半導体デバイスが求められているアプリケーションに対して、CFETは重要な技術となることが予想されています。

FinFETとGAAの構造比較（断面図）

CFET採用の背景

CFET採用の背景としては、デバイス性能を向上させるためにゲートピッチを縮小する従来の微細化が物理的な限界に近づいてきており、トランジスタを構成するセルサイズ全体を縮小することでデバイス性能を向上させる必要がでてきているためです。その流れの中で従来のPlanar型からFinFET、GAA、CFETとトランジスタ構造を変えてデバイスの進化を進める試みが続いています。

セルサイズを縮小するためには、ゲート幅の縮小、トランジスタ密度の向上とともに、ゲートに対して、垂直に設置されるメタルトラックを減少し、セルハイトを減少させる必要があります。

通常のPlanar型で10トラック以上あったメタルトラックをFinFET,GAAとも5トラックまで、減少させることができましたが、さらなる低背化のためにセルを１つ失くすに等しいCFETの採用が検討されています。

またPMOSとNMOSを垂直に重ねることにより、PN距離*³ が短くなり、動作速度の向上、省エネルギー効果が期待できます。

トランジスタ構造進化の歴史（断面図）

CFETの製造方法

CFET（Complementary Field-Effect Transistor）の製造方法には、主に「モノリシック（Monolithic）」と「シークエンシャル（Sequential）」という二つのアプローチがあります。これらの方法は、n型とp型のトランジスタをどのように統合するかにおいて異なります。

モノリシックCFET製造方法では、n型とp型のトランジスタが同時に、または一連のプロセスステップを通じて同一の半導体基板上に統合されます。シークエンシャルCFET製造方法では、n型とp型のトランジスタを別基板上に生成し、貼り合わせ接合することで、デバイスを生成します。

モノリシックでの製造はシークエンシャルに比べて製造コストが低いメリットがありますが、縦方向に積層していくために製造が難しいデメリットがあります。

一方で、シークエンシャルは別基板同士を張り合わせるため、製造プロセスが比較的簡素であるというメリットがありますが、１つのデバイスをつくるのに2枚のウェーハが必要となるためコストが高くなるというデメリットがあります。

上記のようにCFETは量産に向けて、製造方法含めてさらなる研究開発が必要ですが、従来のトランジスタの構造とはことなる点を生かして、半導体デバイスの進化とムーアの法則の継続に貢献する重要な技術革新を期待されています。

*¹ GAA（Gate all around）

GAA（Gate-All-Around）トランジスタは、半導体トランジスタの設計方式の一つでゲートが半導体チャネルを全面的に囲む構造となっており、高い集積度、低電力消費、高性能を実現します。

*² PMOS/NMOS

PMOS（P型金属酸化物半導体）とNMOS（N型金属酸化物半導体）は、トランジスタの二つの基本的構造で、1対でCMOSトランジスタを構成します。PMOSはP型半導体を使用し、正の電圧でオフになる特性があります。対照的に、NMOSはN型半導体を使用し、負の電圧でオフになります。

*³ PN距離

pチャンネルとnチャンネルのトランジスタを分離するための距離のことです。